华为硬件《单板硬件开发》模拟卷
华为硬件
模拟试卷
共 40 题
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更新于 2026-09-28
一、单选题
下列每小题的选项中，只有一项是最符合题意的正确答案，多选、错选或不选均不得分。
1
某SoC要求1.8VI/O先于0.9V内核上电，若顺序颠倒，最典型的后果是
- A.电源效率下降
- B.晶振停振
- C.先上电的I/O通过引脚向未上电内核路径灌电，可能引发闩锁或异常
- D.时钟频率漂移
2
I2C总线上拉电阻取值过小的直接危害是
- A.信号上升沿变缓
- B.低电平灌电流过大，输出低电平可能无法满足VOL要求，通信异常
- C.总线完全无法上电
- D.SCL时钟频率被强制降低
3
去耦电容的放置原则中，正确的是
- A.全部集中放置在PCB角落
- B.距离芯片电源引脚越远越好
- C.每个芯片只需一颗大容量电容
- D.紧邻芯片电源引脚，多个容值并联且小容值更靠近引脚
4
钽电容在直流应用中的降额要求通常是
- A.工作电压可达额定电压的90%
- B.工作电压不超过额定电压的50%，防止失效短路起火
- C.工作电压不超过额定电压的120%
- D.无任何降额要求
5
时钟偏斜（skew）对同步时序电路的影响是
- A.压缩建立与保持时间裕量，过大时导致时序违例
- B.自动提升系统工作频率
- C.完全消除亚稳态
- D.降低信号完整性要求
6
原理图评审时，下列项目中最需要重点核对的是
- A.器件电源引脚全部正确连接电源网络并就近放置去耦电容
- B.原理图页面边框是否美观
- C.绘制人的姓名是否填写
- D.PCB板材颜色的选择
7
展频时钟（SSC）技术的主要作用是
- A.提高时钟频率
- B.消除所有信号抖动
- C.增大时钟输出摆幅
- D.将时钟能量分散到更宽频带，降低EMI峰值
8
满足寄存器建立时间要求的条件是
- A.时钟偏斜越大越好
- B.数据在采样沿之后才稳定
- C.数据在采样沿前规定时间内到达且裕量为正
- D.数据只要在下一拍到来前到达即可
9
关于LDO与DCDC选型，正确的说法是
- A.大压差大电流时LDO损耗大、效率低，DCDC效率高但输出纹波较大
- B.LDO效率恒高于DCDC
- C.DCDC只能用于输出电压高于输入电压的场合
- D.LDO无需输入输出电容
10
功率器件焊盘下方设置过孔阵列（热过孔）的主要作用是
- A.传输高速差分信号
- B.提供机械固定支撑
- C.将热量垂直传导至内层铜皮或散热面，降低器件结温
- D.连接测试探针
11
设计电源树时，某路DCDC最大输出电流的估算依据应是
- A.该路输入电源的额定电流
- B.参考地平面的面积
- C.散热器的尺寸
- D.所挂负载峰值功耗之和并留设计裕量
12
RS485总线在长距离通信时，A/B差分线末端通常需要并联的匹配电阻阻值为
- A.50Ω
- B.1kΩ
- C.120Ω
- D.10Ω
13
高速信号走线跨越电源/地平面分割缝隙时的主要危害是
- A.回流路径被迫绕行，回路面积增大，引入额外电感与EMI
- B.信号幅度自动增大
- C.器件功耗下降
- D.电源电压升高
14
时钟源相位噪声对高速系统的典型影响是
- A.转化为时域抖动，恶化高速接口误码率与ADC信噪比
- B.提升电源转换效率
- C.增大输出幅度
- D.直接改变时钟频率
15
为满足产品5年以上的持续供货，器件选型时应优先
- A.选用价格最低的器件
- B.选择处于量产期且有两家以上供应的器件
- C.选用刚完成流片的工程样品
- D.选择已发布停产通知的器件
16
与菊花链拓扑相比，点对点直连拓扑在信号完整性方面的优势是
- A.可连接更多负载
- B.只有一个接收端，阻抗连续性好，反射与分支影响小
- C.无需考虑阻抗匹配
- D.走线长度可以任意
17
PCB布线中3W规则的正确表述是
- A.相邻走线间距不小于3mil
- B.相邻信号线中心距不小于3倍线宽，以抑制串扰
- C.走线宽度不小于线间距的3倍
- D.走线长度不超过线宽的3倍
18
高速差分对布线时，下列做法正确的是
- A.两线分居不同走线层
- B.两线间距尽可能大以减小耦合
- C.在起点和终点各打一个不对称过孔
- D.同层紧耦合走线，成对打过孔，长度尽量相等
19
为高速差分接口选择ESD防护TVS管时，最重要的两个参数是
- A.封装尺寸与外观颜色
- B.耐温等级与阻燃等级
- C.钳位电压低于被保护器件极限、结电容足够小
- D.额定功率与引线长度
20
PCB拼板时增加工艺边的主要目的是
- A.提高信号传输速度
- B.满足SMT贴片传送、定位与分板要求
- C.减少铜箔面积
- D.改善整板散热
21
用示波器测量电源纹波时，正确的做法是
- A.使用最长的接地线
- B.关闭示波器带宽限制
- C.使用短地环或接地弹簧，并开启20MHz带宽限制
- D.探头悬空不接参考地
22
高速串行信号在源端串联端接电阻的主要作用是
- A.匹配源端阻抗，吸收二次反射，抑制振铃
- B.增大信号幅度
- C.降低系统功耗
- D.提高驱动能力
23
电源平面相对地平面内缩20倍层间距（20H规则）的主要目的是
- A.增大过孔数量
- B.减小电源平面内阻
- C.减小电源平面边缘场辐射，降低EMI
- D.提高信号传输速度
24
关于晶体与振荡器的区别，正确的说法是
- A.两者完全等价，可任意互换
- B.晶体需外围起振电路与负载电容配合，振荡器内部集成起振电路可直接输出时钟
- C.振荡器无需电源即可工作
- D.晶体直接输出标准方波时钟
25
原理图设计中，同一信号在不同页面使用了不同的网络标号，最可能导致的结果是
- A.两处网络在电气上断开，网表导入后产生开路
- B.两处网络被自动合并为同一网络
- C.信号被软件识别为时钟输入
- D.元件被误判定为极性反接
26
PDN阻抗在某个频点出现高阻抗谐振峰时，最合适的抑制手段是
- A.加大走线电感
- B.移除地平面
- C.提高开关电源频率
- D.通过合理容值组合与平面电容优化压平阻抗曲线
27
电阻实际功耗相对额定功率的降额要求通常为
- A.允许超过额定功率的110%
- B.不超过额定功率的70%（热敏感场合降至50%）
- C.不超过额定功率的30%
- D.无任何降额要求
28
利用电源管理芯片的PG信号实现多路电源上电时序的典型做法是
- A.将各电源PG信号直接短接在一起
- B.用PG信号驱动指示LED
- C.前级电源PG作为后级电源的使能信号，逐级建立
- D.将PG信号串联在时钟走线上
29
单板断电状态下检测电源对地短路，首选工具是
- A.示波器
- B.逻辑分析仪
- C.频谱分析仪
- D.万用表的电阻或二极管档
30
高频信号回流电流在连续地平面上的分布规律是
- A.均匀分布在整个地平面
- B.只流经终端匹配电阻
- C.只流经过孔与焊盘
- D.主要集中在信号走线正下方的地平面区域
二、多选题
下列每小题的备选答案中，有两个或两个以上符合题意的正确答案。
31
下列属于原理图设计规范要求的有
- A.器件符号清晰，引脚编号与封装一一对应
- B.电源与地网络使用明确的全局网络标号
- C.关键信号添加必要的注释与网络说明
- D.同一信号可以随意使用多个不同的网络名
32
关于电源完整性（PI）设计，下列做法正确的有
- A.去耦电容一律集中摆放在PCB角落
- B.多容值去耦电容并联可扩展低阻抗频段
- C.电源平面与地平面间距越小，平面电容越大，高频阻抗越低
- D.大电容靠近电源入口、小电容靠近芯片电源引脚
33
下列高速信号设计措施有助于抑制反射与串扰的有
- A.保证信号回流路径连续完整
- B.源端或终端加匹配端接电阻
- C.让高速信号平行紧贴长距离布线
- D.相邻高速走线保持间距并尽量采用带状线等受控阻抗层
34
器件降额设计中，下列做法符合规范的有
- A.电阻功耗降额至额定功率的70%左右
- B.陶瓷电容工作电压不超过额定电压的70%～80%
- C.钽电容工作电压不超过额定电压的50%
- D.器件可长期工作在超过额定值10%的工况
35
实现多路电源上电时序控制常用的方法有
- A.前级电源PG信号控制后级电源使能
- B.使用专用的上电时序控制器或电源监控芯片
- C.将各电源输出直接并联共用一个使能信号
- D.通过FPGA/CPLD或慢启动电路延时控制
36
关于时钟电路设计，下列做法正确的有
- A.晶振下放置地平面，晶振远离高频噪声源
- B.时钟走线跨过电源平面分割缝隙
- C.时钟走线做包地或与干扰源保持间距
- D.时钟输出加串阻抑制过冲
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关于接口电路设计，下列表述正确的有
- A.3.3V器件可以直接驱动5V逻辑而无任何风险
- B.RS485差分信号抗共模干扰能力强，适合长距离传输
- C.I2C需要上拉电阻，上拉阻值应满足时序与驱动要求
- D.UART信号电平不匹配时应加电平转换电路
38
以下属于PCB可制造性（DFM）与可测试性（DFT）设计范畴的有
- A.预留工艺边与Mark点，保证贴片定位
- B.预留测试点与测试过孔，方便ICT/FCT测试
- C.焊盘尺寸与阻焊开窗符合钢网开口要求
- D.器件布局考虑回流焊工艺窗口与维修空间
39
关于PCB的电源层与地层设计，下列做法正确的有
- A.电源平面与地平面尽量相邻且完整，形成低阻抗平面电容
- B.电源平面相对地平面内缩（如20H规则）可降低边缘辐射
- C.在完整平面上任意开长槽分割电源回流
- D.高速信号跨平面分割缝隙走线
40
影响同步时序电路建立时间裕量的因素有
- A.时钟偏斜与时钟抖动
- B.提高器件工作电压即可直接提升时序裕量
- C.组合逻辑路径延迟与走线延迟
- D.建立时间要求与数据到达时刻的相对关系
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